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Opzioni tecnologiche per l’elettronica di
front-end del Gigatracker
Angelo Rivetti – INFN Sezione di Torino
Specifiche principali
 Rate massimo: 1.9 MHz/mm2 (56 MHz/cm2 medio)
 Risoluzione temporale: < 150ps rms
 Input dynamic range: 0.8 fC to 8 fC
 Livelli di radiazione: richiedono un chip radiation tolerant
 Dimensioni del pixel: 300 mm x 300 mm
 Potenza < 1W/cm2 (target)
 Punti particolarmente critici: risoluzione temporale e larghezza di
banda.
Possibili architetture
Preamp
Comparator
Logic
Pixel matrix
Preamp
Comparator
Local TDC
Logic
Pixel matrix
Global TDC
Data & control logic
Data & control logic
I/0 pads
I/0 pads
Blocchi critici e possibili opzioni
 Comparatore:
1. Constant fraction discriminator (CFD).
2. “Multiple-over-threshold” per correzione del time walk.
 TDC
1. Time to Amplitude Converter.
2. TDC basato su anelli ad aggancio di fase e linee di ritardo digitali.
 Logica di selezione/trasmissione dati:
1. Trigger matching on chip.
2. Trasmissione off-chip dei dati raw.
Le diverse opzioni vengono esplorate in parallelo. Lo studio di sistema e le
simulazioni permetteranno eventualmente di escludere alcune architetture.
CMOS 0.25 mm
Tecnologia usata con molto successo per l’elettronica dei rivelatori di
LHC.
Vantaggi:
 Processo molto ben conosciuto.
 Radiation-hard se si disegnano i transistori con speciali geometrie
(enclosed layout transistors).
 Esiste una libreria di celle digitali con layout rad-hard.
 Costi di produzione relativamente bassi (150 k$ per un engineering
run).
Possibili fonti di problemi:
 Tecnologia matura (ma dovrebbe essere disponibile almeno fino al
2009.)
 Il design kit e la libreria digitali non vengono più aggiornati e sono
legati ad una versione obsoleta del software.
CMOS 0.13 mm
Tecnologia “stato dell’arte” dell’industria microelettronica, in piena
produzione in ambito industriale.
Vantaggi:
 Maggiore densità di componenti.
 Maggiore velocità.
 Processo più recente, quindi sarà disponibile più a lungo.
 Radiation-hard se si disegnano i transistori con speciali geometrie
(enclosed layout transistors).
Svantaggi:
 Non esiste al momento una libreria digitale rad-hard e un design
kit per layout enclosed.
 Tecnologia non ancora completamente caratterizzata per
applicazioni analogiche o mixed-mode.
Costo (600 k$ per un engineering run).
Costi a confronto
CMOS 0.25 mm
CMOS 0.13 mm
•Area minima 10 mm2: 21500 $.
•Da 10 a 25 mm2: 3500 $+ 1800 $/mm2.
•Oltre 25mm2 : 17250 $ + 1250 $/mm2.
•Engineering run: costo indicativo:
150000 $.
•Area minima 10 mm2: 58000 $.
•Da 10 a 25 mm2: 5750 $ + 5225 $/mm2.
•Da 25 a 50 mm2 : 20125 $ + 5225
$/mm2.
•Da 50 a 75 mm2: 48875 $ + 4075
$/mm2
•Engineering run: costo indicativo:
600000 $.
Esempio:
Prototipo di 25 mm2 in 0.25 mm: 48500 $ (40500 €).
Prototipo di 25 mm2 in 0.13 mm: 136375 $ (113000 €).
I costi sono basati sui prezzi di MOSIS. MPW organizzati dal CERN sono
meno costosi ma non è garantita la frequenza.
Prototipi e costi per il 2006
La scelta di partenza più appropriata è la CMOS 0.25 mm.
La scelta è motivata da:
•Costi
•Esperienza maturata nell’uso della tecnologia
Lo studio di sistema e la simulazione dei blocchi fondamentali (frontend, comparatori, TDC) inizia quindi in 0.25 mm.
Simulazioni approfondite permetteranno di selezionare alcune opzioni,
che verranno prototipate su silicio.
L’obiettivo è di sottomettere un prototipo di 25 mm2 (40 k€) nel
secondo quarto del 2006.
Viste le specifiche molto stringenti, il ricorso alla 0.13 mm potrebbe
essere necessario.