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Fundamentos de Projetos VLSI Diógenes C. da Silva Jr. DEE/UFMG [email protected] 3409-3410 Sala 2121 EE http://www.cpdee.ufmg.br/~diogenes/FVLSI 1 Objetivos • Fundamentos de projetos de CIs VLSI – – – – – – Tecnologia CMOS Metodologias de projeto de CIs Layout de CIs Arquitetura, circuitos e lógica Ferramentas de CAD Engenharia: desempenho, testabilidade, etc. 2 Abordagem • Aulas teóricas – Conceitos e métodos de projeto • Listas de exercícios – Fixação de conceitos • Laboratórios – Exercícios de projetos e uso de ferramentas de CAD 3 O que você não aprenderá ... • • • • • • • Física dos dispositivos Processos de fabricação Lógica digital avançada Arquitetura de computadores Escrever ferramentas de CAD VLSI analógico Circuitos exóticos 4 Pré-requisitos e Avaliação • Pré-requisitos – Conhecimentos básicos de lógica digital, circuitos eletrônicos, e programação de computadores • Avaliação – – – – Provas (2) Projeto Final Exercícios (5) Laboratórios (4) 40% 20% 10% 30% 5 Livros • Livro texto – Principles of CMOS VLSI Design: A Systems Approach. Weste and Harris. 3rd. Ed. AddisonWesley • Livro Auxiliar – Digital Integrated Circuits: A Design Perspective. Jan Rabaey, A. Chandrakasan and B. Nikolic. Second Ed. Prentice-Hall. • Livro on-line – http://www.rulabinsky.com/cavd/ 6 Ferramentas de CAD • Electric – Ambiente JAVA – http://cmosedu.com/cmos1/electric/electric.htm – Simulador IRSIM 7 Perguntas? 8 Tendências em VLSI • Crescimento exponencial na complexidade de integração • Avanços na tecnologia de semicondutores – Digital+analógico+RF+óptico+MEMS • Contínua digitalização • Novos requisitos – Portabilidade, wireless, baixo consumo, internet 9 Lei de Moore • Gordon Moore (co-fundador da Intel) – O número de transistores num chip dobra a cada 18 meses • De 1958 a 1994 » F (feature size) : 1/50 » D2 (die area): x170 » PE (packing efficiency - # of transistors per minimum feature area): x100 » N = D2xPE/F2 = 50E6! • Memórias quadruplicam a cada quatro anos. • Nenhum sinal de desaceleração! • “SoC” ou System-on-chip 10 Definições • Wafer – uma fatia circular de Si • Cada wafer produz centenas de dies • Transistores e fiação são feitas de muitas camadas (10-15) – As primeiras 6 definem os transistores – As demais metais e a fiação entre os transistores • Lambda () – a menor definição de tamanho impressa no CI, aprox. a metade do comprimento do menor transistor – 0.2m – o menor transistor tem aprox. 0.2mde tamanho (= 0.1m) 11 Evolução da tecnologia Si 1997 1998 1999 2002 0,35 0,25 0,18 0,13 1,5 a 2,0 2,0 a 3,0 3,0 a 4,0 > 4,0 Ciclo de Projeto (meses) 18-20 12-10 10-8 8-6 Complexidade Si (portas) 200-500 K 1-2 M 4-6 M 10-25 M Celulares, PDA, DVD Set-top boxes, PDA sem fio Portáteis, Internet Computação ubíqua Processo Custo de Fabricação (USD Bi) Aplicações 12 The First Computer The Babbage Difference Engine (1832) 25,000 parts cost: £17,470 13 ENIAC - The first electronic computer (1946) 14 The Transistor Revolution First transistor Bell Labs, 1948 15 The First Integrated Circuits Bipolar logic 1960’s ECL 3-input Gate Motorola 1966 16 Primeiro CI – Texas 17 • Primeiro CI planar comercial (1961) 18 Intel Pentium (IV) microprocessor 19 Sematech’s International Technology Roadmap for Semiconductors (ITRS) (http://public.itrs.net/) • 2001 – – – – – – – – • 2007 – – – – – – – – • 0.13 micron 1.7GHz on chip clock 7 wiring levels 480-1700 pins Vdd=1.1-1.2V 2.4W / 61W / 130W DRAM: 0.54 Gb/chip, 127 mm^2, 0.42 Gb/cm^2 MPU 97 Mtrans/chip, 140 mm^2, 69 Mtrans/cm^2 2016 – – – – – – – – 0.022 micron 28.8 GHz on chip clock 10 wiring levels 1320-7100 pins Vdd=0.4-0.9V 3.0W / 158W / 288W DRAM: 68.72 Gb/chip, 238 mm^2, 28.85 Gb/cm^2 MPU 3092 Mtrans/chip, 140 mm^2, 2209 Mtrans/cm^2 0.065 micron 6.7 GHz on chip clock 9 wiring levels 600-3000 pins Vdd=0.7-1.1V 3.5W / 104W / 190W DRAM: 4.29 Gb/chip, 183 mm^2, 2.35 Gb/cm^2 MPU 386 Mtrans/chip, 140 mm^2, 276.1 Mtrans/cm^2 20 Níveis de Abstração SYSTEM MODULE + GATE CIRCUIT DEVICE G S n+ D n+ 21 [Adapted from http://infopad.eecs.berkeley.edu/~icdesign/. Copyright 1996 UCB] Layout e nível Físico 22 Layout • Desenha e posiciona cada transistor • Rearranja transistores • Minimiza distancias • hierárquico 23 The Old and the New Intel 4004 Microprocessor Intel Pentium Microprocessor 24 [Adapted from http://infopad.eecs.berkeley.edu/~icdesign/. Copyright 1996 UCB] Intel 4004 – Introduction date: November 15, 1971 – Clock speed: 108 KHz – Number of transistors: 2,300 (10 microns) – Bus width: 4 bits – Addressable memory: 640 bytes – Typical use: calculator, first microcomputer chip, arithmetic manipulation 25 Pentium III • Statistics • • • • 28.1M transistors 0.18 micron, 6-layer metal CMOS 106 mm^2 die size 3-way superscalar, 256K L2 cache, 133 MHz I/O bus 26 Pentium 4 • 0.18-micron process technology (2, 1.9, 1.8, 1.7, 1.6, 1.5, and 1.4 GHz) – – – – – – • Introduction date: August 27, 2001 (2, 1.9 GHz); ...; November 20, 2000 (1.5, 1.4 GHz) Level Two cache: 256 KB Advanced Transfer Cache (Integrated) System Bus Speed: 400 MHz SSE2 SIMD Extensions Transistors: 42 Million Typical Use: Desktops and entry-level workstations 0.13-micron process technology (2.53, 2.2, 2 GHz) – – – Introduction date: January 7, 2002 Level Two cache: 512 KB Advanced Transistors: 55 Million 27 Core-based Design: System on Chip • SC3001 DIRAC chip (a radio receiver) from Sirius Communications 28 Cost of Integrated Circuits • NRE (non-recurrent engineering) costs – design time and effort, mask generation – one-time cost factor • Recurrent costs – silicon processing, packaging, test – proportional to volume – proportional to chip area 29 Aspectos Econômicos dos ASICs • Discussão de aspectos econômicos do uso de ASICS num produto e a comparação entre: FPGA, MGA, e SC • Aviso! – Custos variam rapidamente e a indústria é notória por mantê-los em segredo; números aproximados • Custo de peças – Variam muito: de alguns dólares a centenas de dólares – FPGAs são mais caras que MGAs – MGAs são mais caros que SCs 30 Custo do Produto • Custo total = Custo Fixo + (Custo Variável) X (Vendas) • Custo fixo: independe das vendas – Baixo para FPGA ( SW e equipamento de programação) – Alto para MGA e SC (máscaras, simulação, testes e desenvolvimento) • Custo variável: custo dos componentes usados, custo de montagem, custo de manufatura • Premissas: – FPGA: custo fixo de $21,800 e custo de produto $39 – MGA: custo fixo de $86,000 e custo de produto $10 – SC: custo fixo de $146,000 e custo de produto $8 31 Custos Fixos (NRE) • Custo de treinamento – 100K a 200K por ano ($2000 a $4000 por semana) • • • • Custo de HW e SW (infraestrutura) Projeto (produtividade em portas/dia) Design for test (FPGA testada pelo fabricante) Nonrecurring-engineering (NRE) – Custo do trabalho do vendedor do ASIC e custo das máscaras • Second source – Quando uma empresa compra um ASIC, precisa de ter uma segunda fonte (backup) 32 Custos Variáveis • Tamanho do Wafer • De 1985 a 1990, de 4 polegadas para 6 de diametro; • De 1990 a 1995, equipamentos de 8” foram introduzidos; • Próxima parada 30 cm ou 12” • Custo do Wafer • Depende do custo do equipamento, custo do processo, e do overhead da linha de fabricação. ($1000-$5000, média $2000) • Custo cai levemente durante a vida útil do processo e aumenta levemente para a próxima geração. • Design • • • • • Lei de Moore. Em 1990 um ASIC grande tinha 10 k-portas; Em 1995 tinha 100 k-portas; Em 2000 tinha 1 M-gate; Em 2005 terá 10 M-gate. 33 Custos Variáveis -2 • Densidade de portas – O no de portas equivalentes (NAND 2 entradas) por unidade de área – Utilização de portas – Porcentagem de portas no die que pode ser usado • Tamanho do Die – is determined by the design size (in gates), the gate density, and the utilization of the die • Número de dies por wafer – Depende do tamanho do die e do wafer 34 Custos Variáveis -2 • Densidade de defeitos – Medida de qualidade do processo de fabricação. – Um único defeito pode danificar o die. – Aumenta com a complexidade. • Yield de um processo é chave – Fração dos dies que são bons – Depende da complexidade e maturidade do processo – Yields de 90% são comuns • Custo do die – Determinado pelo custo do wafer, número de dies/wafer, e pelo yield 35 Custos Variáveis -3 • Margem de lucro – Determinada pelos custos fixos e variáveis de uma empresa – FC- custos altos, devido a manutenção da fábrica – FPGA – custos baixos, geralmente são fabless. • Preço por porta (centavos/porta) – Determinado pelo custo do die e pelo tamanho do projeto. Cai com o tempo. • Custo do produto – Determinado pelos fatores acima. Desse modo varia com o tempo, processo, yield, momento econômico, tamanho do ASIC, complexidade, etc. 36 NRE Cost is Increasing 37 Die Cost Single die Wafer Going up to 12” (30cm) From http://www.amd.com 38 Mapping between analog and digital signals V “ 1” V OH V V IH out Slope = -1 OH Undefined Region V “ 0” V Slope = -1 IL V OL OL V IL V IH V in 39 Power Dissipation Instantaneous power: p(t) = v(t)i(t) = Vsupplyi(t) Peak power: Ppeak = Vsupplyipeak Average power: Vsupply t T 1 t T Pave p(t )dt isupply t dt t T t T 40 Energy and Energy-Delay Power-Delay Product (PDP) = E = Energy per operation = Pav tp Energy-Delay Product (EDP) = quality metric of gate = E tp 41 A First-Order RC Network Vdd E0->1 = C LVdd2 R PMOS A1 NETWORK vAinN NMOS isupply vout CVLout CL NETWORK Vdd T T E 0 1 = P t dt = V dd i sup ply t dt = Vdd CL dV out = C L V dd 2 0 0 0 T T E ca p = P cap t dt = V out i ca p t dt = 0 0 Vdd 1 2 C L Vout dVout = --2- CL V dd 0 42