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Portas Lógicas CMOS Paulo F. Butzen Curso de Projeto de Circuitos Integrados SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 2/51 Curso de Projeto de Circuitos Integrados Fluxo de Projeto Automatizado Definição da Arquitetura Problema / Necessidade: • Rastreamento bovino • TV Digital • Monitoramento de Processos • ... Conjunto prédefinido, projetado e caracterizado de portas lógicas Envio para Fabricação Biblioteca de Células SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 3/51 Outline Apresentação dos projetos lógico, elétrico e físico de portas lógicas CMOS combinacionais e sequenciais, bem como das suas características elétricas e análise de desempenho o Lógica de com chaves o Transistor MOS como chave o Lógica Combinacional CMOS – Projeto Lógico – Projeto Físico – Características Temporais e de Potência – Projeto Elétrico o Lógica Sequencial – Latches – Flip-Flops SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 4/51 Lógica com Chaves o Associação com Registro Hidráulico Permite o fluxo de água Chaves Tranca o fluxo de água SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 5/51 Lógica com Chaves o Associação com Registro Hidráulico A X Y B Existirá fluxo de água entre os pontos X e Y se o “registro A” E se o “registro B” permitirem A X A B Y X B A Y X SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 A B Y X B Y 6/51 Lógica com Chaves o Associação com Registro Hidráulico A Y X B Existirá fluxo de água entre os pontos X e Y se o “registro A” OU se o “registro B” permitirem X A A A A B B B B Y X Y X SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 Y X Y 7/51 Transistor MOS NMOS PMOS SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 8/51 Transistor MOS como Chave SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 9/51 Transistor MOS como Chave SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 10/51 Portas Lógicas CMOS o Família Lógica CMOS – Plano Pull-up (PUP) é composto por transistores PMOS • NMOS não conduz bem o „1‟ lógico – Plano Pull-down (PDN) é composto por transistores NMOS • PMOS não conduz bem o „0‟ lógico – Somente funções negativas são projetadas • INV, NAND, NOR, ... – As redes de transistores PUP e PDN são complementares SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 11/51 Inversor CMOS SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 12/51 Inversor CMOS SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 13/51 Rede de Transistores o Transistores NMOS em série – Existirá um caminho condutivo SOMENTE se E1 = 1 ‘E’ E2 = 1 – Lógica NAND S = !(E1*E2) SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 14/51 Rede de Transistores o Transistores NMOS em Paralelo – Existirá caminho se E1 = 1 ‘OU’ E2 = 1 – Lógica NOR S = !(E1 + E2) SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 15/51 Rede de Transistores o Transistores PMOS em série – Existirá um caminho condutivo SOMENTE se E1 = 0 ‘E’ E2 = 0 – Porta lógica NOR o Transistores PMOS em paralelo – Existirá caminho se E1 = 0 ‘OU’ E2 = 0 – Porta lógica NAND SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 16/51 Porta Lógica NAND o S = !(E1 * E2) SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 17/51 Porta Lógica NOR o S = !(E1 + E2) SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 18/51 Portas Lógicas CMOS o Regras Básica para construção: – Considere que a equação lógica sempre seja negada. Caso esta seja positiva, ao final será necessário acrescentar um inversor na saída da porta. – Projete uma associação de transistores NMOS para a rede pull-down. – Construa a rede pull-up com configuração complementar a rede pull-down SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 19/51 Portas Lógicas CMOS o S = !(A + (B*C)) 1. Considere que a equação lógica sempre seja negada. (Caso esta seja positiva, ao final será necessário acrescentar um inversor na saída da porta). 2. Projete uma associação de transistores NMOS para a rede pull-down. 3. Construa a rede pull-up com configuração complementar a rede pull-down SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 20/51 Projeto Físico o Desenho do Leiaute das máscaras para fabricação do circuito integrado. o Envolve: – Regras de Desenho (design rules) – Associações dos transistores – Posicionamento de transistores, fios e contatos SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 21/51 Regras de Desenho o Definição das menores larguras e distâncias entre as camadas do leiaute o Dimensões mais importantes – Comprimento do canal (L): • Em circuitos digitais, usualmente é o comprimento mínimo permitido pela tecnologia CMOS escolhida – Largura do canal (W): • Definido pelo projetista com base na área e no desempenho desejado SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 22/51 Regras de Desenho Fonte: Fernanda Kastensmidt, EMicro2005 SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 23/51 Regras de Desenho Fonte: Fernanda Kastensmidt, EMicro2005 SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 24/51 Leiaute Corte Transversal Leiaute Transistor MOS SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 25/51 Inversor CMOS – Projeto Físico SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 26/51 Inversor CMOS – Projeto Físico SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 27/51 NAND CMOS – Projeto Físico SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 28/51 Compartilhamento de Difusão Transistores em Paralelo Transistores em Série Fonte: José Guntzel, EMicro2010 SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 29/51 Caminho de Euler o É um caminho que passa por cada transistor do circuito exatamente um vez – # difusões = # caminhos – Casamento de Poli = Matching das entradas SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 30/51 NAND CMOS – Projeto Físico SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 31/51 NOR CMOS – Projeto Físico SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 32/51 Porta Lógica Complexa SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 33/51 Características de Desempenho – Definição Atraso SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 34/51 Atraso de Propagação o Aproximação por circuito RC SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 35/51 Atraso de Propagação o Dependências do Atraso: – Tamanho dos transistores • Maior o W dos transistores maior a capacidade de corrente Maior o desempenho – Modelo RC: Maior o W Menor R -11 3.8 x 10 3.6 (carga fixa) 3.4 tp(sec) 3.2 3 2.8 2.6 2.4 2.2 2 2 4 6 8 S 10 12 SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 14 36/51 Atraso de Propagação o Dependências do Atraso: – Capacitância de saída • Menor a capacitância de saída Menor a quantidade de carga que deverá fluir pelos transistores Maior o desempenho – Modelo RC: Maior Capacitancia de Saída Maior C – Rede de transistores SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 37/51 Atraso de Propagação o Dependência – Influência do slope do sinal de entrada • Desconsiderada na aproximação por circuito RC SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 38/51 Característica de Potência – Definição de Potência o Pswitching depende da carga e descarga das capacitâncias do circuito o PShort-circuit ocorre quando ambas redes de transistores PMOS e NMOS estão parcialmente conduzindo durante uma transição o Pstatic é o consumo indesejado quando o circuito não realiza nenhuma operação (dispositivo não ideal) SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 39/51 Característica de Potência – Low Power Design o Redução da Potência Dinâmica – VDD: utilizar a menor tensão de alimentação possível – a: evitar chaveamentos desnecessários • clock gating, sleep mode – C: transistores menores, fios de roteamento mais curtos – f: utilizar a menor frequencia possível o Redução da Potência estática – Uso “seletivo” de transistores com baixa tensão de limiar (Vth) – Explorar técnicas de redução: • Transistores em série (stack effect) • Polarização do substrato • Redução da temperatura SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 40/51 Outras Famílias Lógicas SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 41/51 Circuitos Sequenciais Inputs Outputs COMBINATIONAL LOGIC Current State Registers Q Next state D CLK o Cruciais em circuitos síncronos – Desempenho / área / Potência o 2 mecanismos de armazenamento – Feedback positivo (Inversor de realimentação) – “Charge-based” (Alta impedância) SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 42/51 Circuitos Sequenciais o Pass Transistors – Transistores (literalmente) utilizados como chaves g=0 g s d s d Input g = 1 Output 0 strong 0 g=1 s s d g=0 g d g=1 s 1 Input d g=0 0 g=1 s degraded 1 d SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 Output degraded 0 g=0 strong 1 43/51 Circuitos Sequenciais o Transmission gates SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 44/51 Circuitos Sequenciais o Inversor Tri-State – Saída em Alta impedância quando EN = 0 EN A Y 0 0 Z 0 1 Z 1 0 0 1 1 1 EN Y A EN Y A EN SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 45/51 Circuitos Sequenciais o Latch versus Register/Flip-Flop Latch – Sensível a nível Flip-Flop – Sensível a borda Positive Level Sensitive Latch Positive Edge Sensitive Flip-Flop SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 46/51 Circuitos Sequenciais o Projeto Latch D o Operação Latch SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 47/51 Circuitos Sequenciais o Projeto Flip-Flop o Operação Flip-Flop SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 48/51 Circuitos Sequenciais SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 49/51 Bibliografia o RABAEY, J; CHANDRAKASAN, A.; NIKOLIC, B. Digital Integrated Circuits: a design perspective. 2nd Edition. Prentice Hall, 2003. o WESTE, Neil; HARRIS, David. CMOS VLSI Design: a circuits and systems perspective. Addison-Wesley, 3nd Edition, 2004. o UYEMURA, John P. CMOS Logic Circuit Design. Kluwer Academic Publishers, February 1999. SIM/EMICRO 2013 Porto Alegre, Brasil - Abril/2013 50/51 Portas Lógicas CMOS Muito Obrigado [email protected]