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Portas Lógicas CMOS
Paulo F. Butzen
Curso de Projeto de Circuitos Integrados
SIM/EMICRO 2013
Porto Alegre, Brasil - Abril/2013
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Curso de Projeto de Circuitos Integrados
Fluxo de Projeto Automatizado
Definição da
Arquitetura
Problema / Necessidade:
•
Rastreamento bovino
•
TV Digital
•
Monitoramento de
Processos
•
...
Conjunto prédefinido, projetado
e caracterizado de
portas lógicas
Envio para
Fabricação
Biblioteca
de Células
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Outline
Apresentação dos projetos lógico, elétrico e físico de portas
lógicas CMOS combinacionais e sequenciais, bem como das
suas características elétricas e análise de desempenho
o Lógica de com chaves
o Transistor MOS como chave
o Lógica Combinacional CMOS
– Projeto Lógico
– Projeto Físico
– Características Temporais e de Potência
– Projeto Elétrico
o Lógica Sequencial
– Latches
– Flip-Flops
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Lógica com Chaves
o Associação com Registro Hidráulico
Permite o fluxo de água
Chaves
Tranca o fluxo de água
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Lógica com Chaves
o Associação com Registro Hidráulico
A
X
Y
B
Existirá fluxo de água entre os pontos X e Y
se o “registro A” E se o “registro B” permitirem
A
X
A
B
Y
X
B
A
Y X
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A
B
Y X
B
Y
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Lógica com Chaves
o Associação com Registro Hidráulico
A
Y
X
B
Existirá fluxo de água entre os pontos X e Y
se o “registro A” OU se o “registro B” permitirem
X
A
A
A
A
B
B
B
B
Y
X
Y
X
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Y
X
Y
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Transistor MOS
NMOS
PMOS
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Transistor MOS como Chave
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Transistor MOS como Chave
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Portas Lógicas CMOS
o Família Lógica CMOS
– Plano Pull-up (PUP) é composto por
transistores PMOS
• NMOS não conduz bem o „1‟ lógico
– Plano Pull-down (PDN) é composto
por transistores NMOS
• PMOS não conduz bem o „0‟ lógico
– Somente funções negativas são
projetadas
• INV, NAND, NOR, ...
– As redes de transistores PUP e PDN
são complementares
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Inversor CMOS
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Inversor CMOS
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Rede de Transistores
o Transistores NMOS em série
– Existirá um caminho condutivo SOMENTE se E1 = 1 ‘E’ E2 = 1
– Lógica NAND  S = !(E1*E2)
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Rede de Transistores
o Transistores NMOS em Paralelo
– Existirá caminho se E1 = 1 ‘OU’ E2 = 1
– Lógica NOR  S = !(E1 + E2)
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Rede de Transistores
o Transistores PMOS em série
– Existirá um caminho condutivo SOMENTE se E1 = 0 ‘E’ E2 = 0
– Porta lógica NOR
o Transistores PMOS em paralelo
– Existirá caminho se E1 = 0 ‘OU’ E2 = 0
– Porta lógica NAND
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Porta Lógica NAND
o S = !(E1 * E2)
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Porta Lógica NOR
o S = !(E1 + E2)
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Portas Lógicas CMOS
o Regras Básica para construção:
– Considere que a equação lógica sempre seja negada.
Caso esta seja positiva, ao final será necessário
acrescentar um inversor na saída da porta.
– Projete uma associação de transistores NMOS para a rede
pull-down.
– Construa a rede pull-up com configuração complementar
a rede pull-down
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Portas Lógicas CMOS
o S = !(A + (B*C))
1. Considere que a equação
lógica sempre seja negada.
(Caso esta seja positiva, ao final
será necessário acrescentar um
inversor na saída da porta).
2. Projete uma associação de
transistores NMOS para a
rede pull-down.
3. Construa a rede pull-up com
configuração complementar
a rede pull-down
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Projeto Físico
o Desenho do Leiaute das máscaras para fabricação do
circuito integrado.
o Envolve:
– Regras de Desenho (design rules)
– Associações dos transistores
– Posicionamento de transistores, fios e contatos
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Regras de Desenho
o Definição das menores larguras e distâncias entre as
camadas do leiaute
o Dimensões mais importantes
– Comprimento do canal (L):
• Em circuitos digitais, usualmente é o comprimento
mínimo permitido pela tecnologia CMOS escolhida
– Largura do canal (W):
• Definido pelo projetista com base
na área e no desempenho desejado
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Regras de Desenho
Fonte: Fernanda Kastensmidt, EMicro2005
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Regras de Desenho
Fonte: Fernanda Kastensmidt, EMicro2005
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Leiaute
Corte
Transversal
Leiaute Transistor MOS
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Inversor CMOS – Projeto Físico
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Inversor CMOS – Projeto Físico
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NAND CMOS – Projeto Físico
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Compartilhamento de Difusão
Transistores em Paralelo
Transistores em Série
Fonte: José Guntzel, EMicro2010
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Caminho de Euler
o É um caminho que passa por cada
transistor do circuito exatamente um vez
– # difusões = # caminhos
– Casamento de Poli = Matching das
entradas
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NAND CMOS – Projeto Físico
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NOR CMOS – Projeto Físico
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Porta Lógica Complexa
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Características de Desempenho – Definição Atraso
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Atraso de Propagação
o Aproximação por circuito RC
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Atraso de Propagação
o Dependências do Atraso:
– Tamanho dos transistores
• Maior o W dos transistores  maior a capacidade de corrente 
Maior o desempenho
– Modelo RC: Maior o W  Menor R
-11
3.8
x 10
3.6
(carga fixa)
3.4
tp(sec)
3.2
3
2.8
2.6
2.4
2.2
2
2
4
6
8
S
10
12
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Atraso de Propagação
o Dependências do Atraso:
– Capacitância de saída
• Menor a capacitância de saída  Menor a quantidade de carga
que deverá fluir pelos transistores  Maior o desempenho
– Modelo RC: Maior Capacitancia de Saída  Maior C
– Rede de transistores
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Atraso de Propagação
o Dependência
– Influência do slope do sinal de entrada
• Desconsiderada na aproximação por circuito RC
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Característica de Potência – Definição de Potência
o Pswitching depende da carga e descarga das
capacitâncias do circuito
o PShort-circuit ocorre quando ambas redes de
transistores PMOS e NMOS estão
parcialmente conduzindo durante uma
transição
o Pstatic é o consumo indesejado quando o
circuito não realiza nenhuma operação
(dispositivo não ideal)
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Característica de Potência – Low Power Design
o Redução da Potência Dinâmica
– VDD: utilizar a menor tensão de alimentação possível
– a: evitar chaveamentos desnecessários
• clock gating, sleep mode
– C: transistores menores, fios de roteamento mais curtos
– f: utilizar a menor frequencia possível
o Redução da Potência estática
– Uso “seletivo” de transistores com baixa tensão de limiar (Vth)
– Explorar técnicas de redução:
• Transistores em série (stack effect)
• Polarização do substrato
• Redução da temperatura
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Outras Famílias Lógicas
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Circuitos Sequenciais
Inputs
Outputs
COMBINATIONAL
LOGIC
Current State
Registers
Q
Next state
D
CLK
o Cruciais em circuitos síncronos
– Desempenho / área / Potência
o 2 mecanismos de armazenamento
– Feedback positivo (Inversor de realimentação)
– “Charge-based” (Alta impedância)
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Circuitos Sequenciais
o Pass Transistors
– Transistores (literalmente) utilizados como chaves
g=0
g
s
d
s
d
Input g = 1 Output
0
strong 0
g=1
s
s
d
g=0
g
d
g=1
s
1
Input
d
g=0
0
g=1
s
degraded 1
d
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Output
degraded 0
g=0
strong 1
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Circuitos Sequenciais
o Transmission gates
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Circuitos Sequenciais
o Inversor Tri-State
– Saída em Alta impedância quando EN = 0
EN
A
Y
0
0
Z
0
1
Z
1
0
0
1
1
1
EN
Y
A
EN
Y
A
EN
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Circuitos Sequenciais
o Latch versus Register/Flip-Flop
Latch – Sensível a nível
Flip-Flop – Sensível a borda
Positive Level Sensitive Latch
Positive Edge Sensitive Flip-Flop
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Circuitos Sequenciais
o Projeto Latch D
o Operação Latch
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Circuitos Sequenciais
o Projeto Flip-Flop
o Operação Flip-Flop
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Circuitos Sequenciais
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Bibliografia
o RABAEY, J; CHANDRAKASAN, A.; NIKOLIC, B. Digital Integrated
Circuits: a design perspective. 2nd Edition. Prentice Hall, 2003.
o WESTE, Neil; HARRIS, David. CMOS VLSI Design: a circuits and
systems perspective. Addison-Wesley, 3nd Edition, 2004.
o UYEMURA, John P. CMOS Logic Circuit Design. Kluwer Academic
Publishers, February 1999.
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Muito Obrigado
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