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ANALOGE
SCHALTUNGSTECHNIK
LABOR
Institut für Elektronik der Technischen Universität in Graz
Analogschalter
Übungsinhalt:
• Messung der Eigenschaften von Analogschaltern
• Grundschaltungen mit Analogschaltern
Vorausgesetzte Kenntnisse:
• Übungsunterlagen Analogschalter
Literatur:
• U. Tietze Ch. Schenk
Halbleiterschaltungstechnik
• Vorlesung Elektronische Schaltungstechnik 2
• Vorlesung Elektronische Schaltungstechnik 3
AS 1 / 7
1 Analogschalter
Bei einer analogen Größe ist ein Informationsparameter die Amplitude. Diese sollte daher durch
Schaltoperationen möglichst wenig verfälscht werden.
1.1 Eigenschaften eines idealen Schalters
ƒ Der schaltende und der geschaltete Stromkreis sollten völlig getrennt sein
ƒ Durchgangswiderstand (Ron) = 0 Ω
ƒ Sperrwiderstand (Roff) = ∞ Ω
ƒ Isolationswiderstand zur Umgebung = ∞ Ω
ƒ keine parasitären Kapazitäten
ƒ kein Prellen beim Schalten
ƒ Kompatibilität mit Logikbausteinen: d.h. der Schalter sollte sich mit den üblichen digitalen
Signalen ein- bzw. ausschalten lassen
ƒ unendlich kurze Schaltzeiten (eigentliches Schalten)
ƒ Ausschaltverzögerung = Einschaltverzögerung
(Verzögerung zwischen Logik-Befehl AUS (EIN) und dem eigentlichen Schalten)
2 Übungsaufgaben zum Verhalten nicht idealer Schalter (Prüfung!)
2.1
Ua(t) nach tein?
Ue
Ron = 100 Ω
1
C
Ue
1µF
Ua/Ue = ?
Ua
Ua
Ua/UG = ?
Ron = 1 kΩ
RG
100 Ω
Ue
UG
3
t
[ms]
tein
2.2
2
Ua
RL = 1 MΩ
t
[ms]
AS 2 / 7
Ua(t) nach taus ?
2.3
Ua
∞
Roff
Cp
Ue
RL
10 MΩ
Ua
10 pF
1
2
3
taus
2.4
t
[ms]
Ua(t) nach taus?
RG<<
Ua
∞
Roff
S1
Ue
S2
Ron
UG
0
Cp
10 pF
Ua
RL
10 MΩ
1
2
taus
t
[ms]
Was passiert, wenn S2 schließt bevor Sl öffnet (make before break)?
2.5
Ua(t) nach taus?
Ue
Roff = 1 ΜΩ
C
Ue
2.6
1µF
Ua
Cp = 2 pF
U e = Uˆ e sin ωt
f = 1 MHz
Roff
10
taus
20
30
t
[s]
10
taus
20
30
t
[s]
Ua
Ua = f(Ue)?
∞
RL = 1 ΜΩ
Ua
3
AS 3 / 7
Einfluss von Ron ; Roff ?
2.7
12V
10 mA
S1
Für die ordnungsgemäße Funktion der Konstantstromsenke
muss an ihr eine Spannung größer als 2 V abfallen.
S2
< 600 Ω
Ua2
Ua1
< 500 Ω
2.8
•
Wie groß darf Ron daher maximal sein?
•
Hat Roff einen Einfluss?
•
Was passiert, wenn S2 öffnet bevor S1 schließt (break
before make)?
Störladung
•
Welche
Ladung
fließt
beim
Ausschalten (0 V Æ -10 V) in die
Kapazität C?
•
Wie
ändert
sich
dabei
Ausgangsspannung (∆Ua)?
3 pF
Ue
0V
-10V
1 µF
CK
C
USteuer
Ua
die
3 Elektronische Schalter
Die bei der Übung verwendeten Sperrschichtfeldeffekttransistoren und CMOS-Schalter werden
ausführlicher beschrieben.
3.1
Mechanischer Relais-Kontakt
•
meist Schutzgaskontakt Æ zuverlässig
Vorteile:
•
Ron ≈ mΩ
•
Roff ≈ TΩ
•
vollkommene Trennung zwischen schaltendem und geschaltetem Stromkreis.
Nachteile:
3.2
•
langsam (ms)
•
Prellen
Diodenschalter
Beispiel: Diodenquartett als Schalter
Wenn UC = hi und /UC = Lo besteht eine näherungsweise offsetfreie
bidirektionale Verbindung zwischen den Klemmen Uin und Uout.
UC
Vorteil: sehr schnell (ns)
R
Uin
Uout
R
UC
AS 4 / 7
3.3
Bipolar-Transistoren
Werden heute kaum noch zum Schalten analoger Signale verwendet, weil ihre Sättigungsspannung eine Fehlspannung des geschlossenen Schalters verursacht (10 ... 300 mV).
3.4
MOS-Feldeffekt-Transistoren
In der Schalteranwendung dominieren p- und n-Kanal-Anreicherungstypen gegenüber
Verarmungs- (depletion) MOS-Transistoren.
Beispiel: n-Kanal-Anreicherungs-MOS-Transistor (selbstsperrend)
Durch positives Gatepotenzial (gegenüber dem Substrat, bulk b) werden die Elektronen aus dem
p-type bulk (Minoritätsträger) in den Kanal zwischen den beiden n-dotierten Zonen (d, s)
gezogen Æ leitender n-Kanal.
Die Gate-Elektrode ist vom Substrat durch eine SiO2-Schicht isoliert, die durch hohe
Spannungen zerstört werden kann. Daher haben viele diskrete MOS-Schalttransistoren
Schutzdioden zwischen dem Gate- und dem Substratanschluss. Die Größe der Kapazität
zwischen Gate und Kanal liegt etwa wie beim Sperrschichtfeldeffekttransistor.
3.5
CMOS-Schalter (Transmissions-Gatter)
Schaltzeiten ≈ 100 ns
Sie schalten schneller ein als aus (make before break). Es müssen daher in verschiedenen
Anwendungen Vorkehrungen getroffen werden, dass nicht zwei Schalter gleichzeitig
geschlossen sind.
UC
Uin
Uout
UC
Vorteile: Durch die Parallelschaltung der komplementären MOSFETs muss die Steuerspannung
nicht größer werden als der Eingangssignalbereich und der gegengleiche Spannungshub an den
beiden Schalttransistoren führt zu einer näherungsweisen Kompensation der Störladung
(Störladungen < 2 pC möglich).
Nachteile: Ron = f(Uin)
CMOS-Schalter existieren in der CMOS-Digitalbaustein-Familie (CD bzw. HC 4016, 4066,
4051, 4052 ... ) oder als besondere Analogschalterbausteine speziell für lineare Anwendungen
(z.B. LTC 1043: 4 Umschalter, Taktgenerator und break-before-make-Logik am Chip;
ADG512).
AS 5 / 7
3.6
Sperrschichtfeldeffekttransistoren (p- und n-Kanal)
Schaltsymbole und Prinzip (z.B.: n-Kanal):
Legt man zwischen g und s eine in Sperrrichtung gepolte Spannung, dann wird in der
Sperrschicht eine ladungsträgerfreie Zone erzeugt. Diese dehnt sich mit zunehmender
Sperrspannung immer tiefer in den n-Kanal aus, d.h. der wirksame Kanalquerschnitt wird kleiner
und der Widerstand der d-s-Strecke daher größer.
überschreitet die Sperrspannung die Abschnürspannung, so fließt praktisch kein Strom mehr
durch den Kanal (Roff > 10 MΩ).
Eigenschaften:
•
Einschaltwiderstände (1Ω ÷ 1 kΩ)
•
Sperrströme < 100 pA
•
keine Fehlspannung: der eingeschaltete Feldeffekttransistor (Ugs = 0 V) kann durch einen
ohm'schen Widerstand (Kanalwiderstand) dargestellt werden.
•
gute Trennung von Steuerkreis und geschaltetem Stromkreis im ausgeschalteten Zustand:
Sperrspannung größer als Abschnürspannung (Pinch-off-voltage) Æ nur der sehr kleine
Sperrstrom der g-Kanal-Diode fließt vom schaltenden in den zu schaltenden Stromkreis.
•
gute Trennung auch im eingeschalteten Zustand, wenn man dafür sorgt, dass die GateSpannung gleich der Kanalspannung ist. Æ Dann fließt ja kein Strom vom Gate zum
Kanal. (Wenn die g-Kanal-Diode aber in Durchlassrichtung betrieben wird Æ großer
Durchlassstrom Æ daher verboten!)
Ansteuerschaltungen, die diese Forderungen erfüllen:
zu schaltende Spannung Uin zwischen +10 V und -10 V; Abschnürspannung des FETs < 4 V;
Durchflussspannung der Diode < 1 V
s
Uin
d
R
Uout
s
Uin
d
g
Uout
g
15 V
15 V
R
UF
UC
UF
+ 15 V
- 15 V
UC
+ 15 V
- 15 V
Bei UC = -15V ist dieser FET in beiden Schaltungen im gesamten Bereich der zu schaltenden
Spannung gesperrt.
Der Vorteil der Schaltung mit Operationsverstärker liegt in der geringeren Belastung der Quelle
im gesperrten Zustand (Biasstrom des Operationsverstärkers statt dem Strom durch R). Wird
UC = +15 V so ist die Diode gesperrt und der Widerstand R hält das Gate auf dem Potenzial Uin.
AS 6 / 7
Entscheidender Vorteil dieser Steuerschaltungen ist, dass der Einschaltwiderstand Ron nicht von
der Höhe der Eingangsspannung Uin abhängt, weil in allen Zuständen die Spannung zwischen
Gate und Kanal 0 Volt beträgt.
Erzeugung der Spannung UC (± 15 V) aus einer 5V-CMOS-Logik:
15 V
CMOS-Signal
UC
2,5 V
15 V
analoger Komparator mit Push-Pull-Ausgang
Wenn der FET einpolig an Masse (auch am virtuellen Nullpunkt eines Operationsverstärkers)
oder an einer festen Spannung liegt, wird die Ansteuerschaltung wesentlich einfacher:
5V
Dynamische Vorgänge:
s
d
Cgd
g
Beim Übergang vom eingeschalteten in den gesperrten Zustand tritt ein
Spannungssprung ∆U zwischen Gate und Drain auf.
In die Gate-Drain-Kapazität muss daher eine Ladung ∆Q = Cgd ⋅ ∆U
fließen Æ Störladung
Schaltet man mit der Frequenz f so fließt daher ein Störstrom I = f ⋅ ∆Q
z.B.: Unsere ersten beiden Ansteuerschaltungen:
für Uin = - 10 V Æ ∆U = 5 V – UF = 4,3 V
für Uin = + 10 V Æ ∆U = 25 V – UF = 24,3 V
bei Cgd = 0,5 pF Æ ∆Q = 2,15 pC ÷ 12,15 pC
für Schaltfrequenz f = 100 kHz Æ I = 0,21 µA ÷ 1,21 µA
Rechenaufgabe:
s
FET:
Abschnürspannung: 0,5 V < Up < 3 V
Cgd = 10 pF
d
Cgd
Ue
100k
g
C
1 µF
UF
UC
+5V
-5V
Ua
Diode:
0,6 V < UF < 1 V
AS 7 / 7
Berechnen Sie:
1) Die maximale und minimale Eingangsspannung, bei der noch sicher aus- bzw.
eingeschaltet werden kann (Steuerspannung: +5V/-5V).
2) Die Spannungsänderung ∆Ua beim Ausschalten für Ue = 0 V und Ue = 4 V
4 Datenblätter der verwendeten Analogschalter:
Die Datenblätter für die bei der Übung verwendeten Sperrschicht-FETs und vom HEF4066B
liegen im Labor auf.
Der bei der Übung meist verwendete Baustein LTC1043 (4 Umschalter + Taktgenerator in
einem Gehäuse) wird im folgenden beschrieben.
Davon sind die Testschaltungen und die mit * bezeichneten Applikationsschaltungen
Prüfungsstoff.
LTC1043
Dual Precision
Instrumentation Switched Capacitor
Building Block
DESCRIPTIO
U
FEATURES
■
■
■
■
■
■
■
The LTC®1043 is a monolithic, charge-balanced, dual
switched capacitor instrumentation building block. A pair
of switches alternately connects an external capacitor to
an input voltage and then connects the charged capacitor
across an output port. The internal switches have a
break-before-make action. An internal clock is provided
and its frequency can be adjusted with an external
capacitor. The LTC1043 can also be driven with an external
CMOS clock.
Instrumentation Front End with 120dB CMRR
Precise, Charge-Balanced Switching
Operates from 3V to 18V
Internal or External Clock
Operates up to 5MHz Clock Rate
Low Power
Two Independent Sections with One Clock
U
APPLICATIO S
■
■
■
■
■
The LTC1043, when used with low clock frequencies,
provides ultra precision DC functions without requiring
precise external components. Such functions are
differential voltage to single-ended conversion, voltage
inversion, voltage multiplication and division by 2, 3, 4, 5,
etc. The LTC1043 can also be used for precise V–F and
F–V circuits without trimming, and it is also a building
block for switched capacitor filters, oscillators and
modulators.
Precision Instrumentation Amplifiers
Ultra Precision Voltage Inverters, Multipliers
and Dividers
V–F and F–V Converters
Sample-and-Hold
Switched Capacitor Filters
The LTC1043 is manufactured using Linear Technology’s
enhanced LTCMOSTM silicon gate process.
, LTC and LT are registered trademarks of Linear Technology Corporation.
LTCMOS is a trademark of Linear Technology Corporation.
U
TYPICAL APPLICATIO
Instrumentation Amplifier
5V
4
140
5V
3
8
1µF
CH
11
1µF
(EXTERNAL)
CS
+
1/2 LTC1013
2
–
CS = CH = 1µF
120
8
1
VOUT
4
–5V
100
CMRR (dB)
7
DIFFERENTIAL
INPUT
CMRR vs Frequency
80
60
12
1µF
13
14
R1
16
1/2 LTC1043
0.01µF
17
LTC1043 • TA01
–5V
R2
CMRR > 120dB AT DC
CMRR > 120dB AT 60Hz
DUAL SUPPLY OR SINGLE 5V
GAIN = 1 + R2/R1
VOS ≈ 150µV
40
20
100
1k
10k
100k
FREQUENCY OF COMMON MODE SIGNAL
LTC1043 • TA02
∆ VOS
≈ 2µV/°C
∆T
COMMON MODE INPUT VOLTAGE INCLUDES THE SUPPLIES
1043fa
1
LTC1043
W W
W
AXI U
U
ABSOLUTE
RATI GS
U
U
W
PACKAGE/ORDER I FOR ATIO
(Note 1)
ORDER PART
NUMBER
TOP VIEW
Supply Voltage ........................................................ 18V
Input Voltage at Any Pin .......... –0.3V ≤ VIN ≤ V+ + 0.3V
Operating Temperature Range
LTC1043C ................................... –40°C ≤ TA ≤ 85°C
LTC1043M (OBSOLETE).............– 55°C ≤ TA ≤ 125°C
Storage Temperature Range ................. –65°C to 150°C
Lead Temperature (Soldering, 10 sec).................. 300°C
SH B
1
18 S3B
CB+
2
17 V –
CB–
3
16 COSC
V+
4
15 S4B
S2B
5
14 S4A
S1B
6
13 S3A
S1A
7
12 CA–
S2A
8
11 CA+
NC
9
10 SHA
LTC1043CN
LTC1043CSW
N PACKAGE
18-LEAD PDIP
SW PACKAGE
18-LEAD PLASTIC SO
TJMAX = 100°C, θJA = 100°C/W PACKAGE (N)
TJMAX = 150°C, θJA = 85°C/W PACKAGE (SW)
LTC1043MD
D PACKAGE
18-LEAD SIDE BRAZED (HERMETIC)
OBSOLETE PACKAGE
Consider the N18 Package as an Alternate Source
LTC1043 • POI01
Consult LTC Marketing for parts specified with wider operating temperature ranges.
ELECTRICAL CHARACTERISTICS
+
The ● denotes specifications which apply over the full operating temperature
range, otherwise specifications are at TA = 25°C. V = 10V, V– = 0V, LTC1043M operates from –55°C ≤ TA ≤ 125°C; LTC1043C operates from
–40°C ≤ TA ≤ 85°C, unless otherwise noted.
SYMBOL PARAMETER
IS
Power Supply Current
CONDITIONS
MIN
Pin 16 Connected High or Low
LTC1043M
TYP MAX
OFF Leakage Current
Any Switch, Test Circuit 1 (Note 2)
●
RON
RON
fOSC
IOSC
ON Resistance
ON Resistance
Internal Oscillator Frequency
Pin Source or Sink Current
Test Circuit 2, VIN = 7V, 1 = ±0.5mA
V+ = 10V, V – = 0V
●
Test Circuit 2, VIN = 3.1V, 1 = ±0.5mA
V + = 5V, V – = 0V
●
COSC (Pin 16 to V –) = 0pF
COSC (Pin 16 to V –) = 100pF
Test Circuit 3
●
Pin 16 at V+ or V –
20
15
0.25
0.4
0.7
mA
mA
0.4
0.65
1
0.4
0.65
1
mA
mA
6
6
100
500
6
6
100
pA
nA
240
400
700
240
400
700
Ω
Ω
400
700
1
400
700
1
Ω
kΩ
50
75
kHz
kHz
kHz
70
100
µA
µA
185
34
40
●
Break-Before-Make Time
UNITS
0.4
0.7
●
II
LTC1043C
TYP MAX
0.25
●
COSC (Pin 16 to V –) = 100pF
MIN
50
75
70
100
20
15
185
34
40
25
25
ns
Clock to Switching Delay
COSC Pin Externally Driven
75
75
ns
fM
Max External CLK Frequency
COSC Pin Externally Driven with CMOS Levels
5
5
MHz
CMRR
Common Mode Rejection Ratio
V+ = 5V, V – = –5V, –5V < VCM < 5V
DC to 400Hz
120
120
Note 1: Absolute Maximum Ratings are those values beyond which the life
of a device may be impaired.
2
dB
Note 2: OFF leakage current is guaranteed but not tested at 25°C.
1043fa
LTC1043
U W
TYPICAL PERFOR A CE CHARACTERISTICS
Power Supply Current vs
Power Supply Voltage
RON vs VIN
1.6
550
TA = –55°C
COSC = 0pF
1.4
COSC = 0.0047pF
RON vs VIN
RON (PEAK)
500
I = 100µA
450 V
IN
1.2
TA = 25°C
COSC = 0pF
1.0
COSC = 0.0047pF
0.8
TA = 125°C
COSC = 0pF
0.6
COSC = 0.0047pF
0.4
280
V+ = 5V
V – = 0V
TA = 25°C
0.2
V+ = 10V
V – = 0V
TA = 25°C
RON (PEAK)
260
240 VIN
I = 100µA
220
400
350
300
I = 100µA
250
200
RON (Ω)
RON (Ω)
SUPPLY CURRENT (mA)
(Test Circuits 2 through 4)
180
I = 100µA
160
I = mA
200
140
150
120
100
100
I = mA
0
2
4
6
1
0
8 10 12 14 16 18 20
VSUPPLY (V)
3
2
4
LTC1043 • TPC01
180
160
I = 100µA
140
800
600
700
500
200
80
100
8
0
10 12 14 16 18 20
VIN (V)
VIN ≈ 3.2V
400
300
6
VIN ≈ 7V
3V ≤ V+ + ≤18V
V – = 0V
TA = 25°C
0
2
4
6
250
225
VIN ≈ 15.1V
fOSC (kHz)
fOSC (Hz)
TA = 125°C
TA = 70°C
TA = –55°C
200
100
8 10 12 14 16 18 20
VSUPPLY (V)
0
V+ = 15V, V – = 0V
2
4
6
8 10 12 14 16 18 20
VSUPPLY (V)
LTC1043 • TPC06
Normalized Oscillator Frequency,
fOSC vs Supply Voltage
2.0
COSC = 0pF
175
V+ = 10V, V – = 0V
V+ = 5V, V – = 0V
150
125
100
75
1k
50
10
300
TA = 25°C
200
100k
9
500
Oscillator Frequency, fOSC
vs Supply Voltage
TA = 25°C
10k
600
LTC1043 • TPC05
Oscillator Frequency, fOSC
vs COSC
8
I = 100µA
VIN
400
VIN ≈ 11V
LTC1043 • TPC04
1M
900
I = 100µA
VIN
800
100
4
7
RON (PEAK)
1000
700
120
2
5 6
VIN (V)
1100
RON (PEAK)
VIN = 1.6V
900
I = mA
0
4
RON (Peak) vs Power Supply
Voltage and Temperature
RON (Ω)
I = 100µA
1000
RON (Ω)
RON (Ω)
220 V
IN
200
V+ = 15V
V – = 0V
TA = 25°C
3
LTC1043 • TPC03
RON (Peak) vs Power Supply
Voltage
RON (PEAK)
240
2
LTC1043 • TPC02
RON vs VIN
260
1
0
5
VIN (V)
OSCILLATOR FREQUENCY
NORMALIZED TO fOSC AT 5V SUPPLY
0
COSC = 100pF
25
0pF < COSC < 0.01µF
TA = 25°C
1.8
1.6
1.4
1.2
1
0.8
0.6
0.4
0.2
0
100
0
2k
4k
6k
COSC (pF)
8k
10k
LTC1043 • TPC07
0
2
4
6
8 10 12 14 16 18 20
VSUPPLY (V)
LTC1043 • TPC08
0
2
4
6
8 10 12 14 16 18 20
VSUPPLY (V)
LTC1043 • TPC09
1043fa
3
LTC1043
U W
TYPICAL PERFOR A CE CHARACTERISTICS
Oscillator Frequency, fOSC
vs Ambient Temperature, TA
COSC Pin ISINK, ISOURCE
vs Supply Voltage
350
fOSC (kHz)
275
250
225
200
V+ = 10V, V– = 0V
175
125
V+
–
= 5V, V = 0V
V+ = 15V, V– = 0V
100
50
25
0
75 100
–50 –25
AMBIENT TEMPERATURE (°C)
80
ISINK, TA = –55°C
75
60
ISINK, TA = 25°C
ISOURCE, TA = –55°C
50
ISOURCE, TA = 25°C
50
40
30
25
ISINK, TA = 125°C
20
ISOURCE, TA = 125°C
0
0
125
TA = 25°C
70
tNOV (ns)
300
150
Break-Before-Make Time, tNOV,
vs Supply Voltage
100
COSC = 0pF
PIN 16 SOURCE OR SINK CURRENT (µA)
325
(Test Circuits 2 through 4)
2
4
6
8
10
12
14
16
10
18
0
LTC1043 • TPC11
LTC1043 • TPC10
2
4
6
8 10 12 14 16 18 20
VSUPPLY (V)
LTC1043 • TPC12
W
BLOCK DIAGRA
S1A
7
S2A
8
SHA 10
11 CA+
12 CA–
S3A
13
S4A
14
CHARGE
BALANCING
CIRCUITRY
S1B
6
SHB 1
S2B
5
2 CB+
3 CB–
S3B
18
S4B
15
CHARGE
BALANCING
CIRCUITRY
NON-OVERLAPPING
CLOCK
V+
V–
COSC
16
OSCILLATOR
V+
4
V–
17
THE CHARGE BALANCING CIRCUITRY SAMPLES THE VOLTAGE
AT S3 WITH RESPECT TO S4 (PIN 16 HIGH) AND INJECTS A
SMALL CHARGE AT THE C+ PIN (PIN 16 LOW).
THIS BOOSTS THE CMRR WHEN THE LTC1043 IS USED AS AN
INSTRUMENTATION AMPLIFIER FRONT END.
FOR MINIMUM CHARGE INJECTION IN OTHER TYPES OF
APPLICATIONS, S3A AND S3B SHOULD BE GROUNDED
THE SWITCHES ARE TIMED AS SHOWN WITH PIN 16 HIGH
LTC1043 • BD01
1043fa
4
LTC1043
TEST CIRCUITS
Test Circuit 1. Leakage Current Test
(7, 13, 6, 18)
(7, 13, 6, 18)
(8, 14, 5, 15)
A
0V TO 10V
Test Circuit 2. RON Test
+
(11, 12, 2, 3)
NOTE: TO OPEN SWITCHES,
S1 AND S3
SHOULD BE CONNECTED
TO V –. TO OPEN S2, S4,
COSC PIN SHOULD BE
TO V+ COSC
+
(8, 14, 5, 15)
VIN
(11, 12, 2, 3)
100µA to 1mA
CURRENT SOURCE
LTC1043 • TC01
A
LTC1043 • TC02
Test Circuit 3. Oscillator Frequency, fOSC
Test Circuit 4. CMRR Test
7
V–
(TEST PIN) 2
17
10
COSC
V+
4
+
LTC1043
VOUT
8
11
+
16
1µF
1µF
CAPACITORS ARE
NOT ELECTROLYTIC
5
12
+
6
IV
13
14
LTC1043 • TC03
+
V– ≤ VCM ≤ V+
CMRR = 20 LOG
( )
VCM
VOUT
NOTE: FOR OPTIMUM CMRR, THE COSC SHOULD
BE LARGER THAN 0.0047µF, AND
THE SAMPLING CAPACITOR ACROSS
PINS 11 AND 12 SHOULD BE PLACED
OVER A SHIELD TIED TO PIN 10
LTC1043 • TC04
U
W
U U
APPLICATIO S I FOR ATIO
Common Mode Rejection Ratio (CMRR)
The LTC1043, when used as a differential to single-ended
converter rejects common mode signals and preserves
differential voltages (Figure 1). Unlike other techniques,
the LTC1043’s CMRR does not degrade with increasing
common mode voltage frequency. During the sampling
mode, the impedance of Pins 2, 3 (and 11, 12) should be
reasonably balanced, otherwise, common mode signals
will appear differentially. The value of the CMRR depends
on the value of the sampling and holding capacitors
(CS, CH) and on the sampling frequency. Since the
common mode voltages are not sampled, the
common mode signal frequency can well exceed the
sampling frequency without experiencing aliasing
phenomena. The CMRR of Figure 1 is measured by
1/2 LTC1043
7
8
C+ 11
VD
+
+
CS
VD
CH
C– 12
13
VCM
14
+
CS, CH ARE MYLAR OR POLYSTRENE
LTC1043 • AI01
Figure 1. Differential to Single-Ended Converter
1043fa
5
LTC1043
U
W
U U
APPLICATIO S I FOR ATIO
shorting Pins 7 and 13 and by observing, with a precision
DVM, the change of the voltage across CH with respect to
an input CM voltage variation. During the sampling and
holding mode, charges are being transferred and minute
voltage transients will appear across the holding capacitor. Although the RON on the switches is low enough to
allow fast settling, as the sampling frequency increases,
the rate of charge transfer increases and the average
voltage measured with a DVM across it will increase
proportionally; this causes the CMRR of the sampled data
system, as seen by a “continuous” instrument (DVM), to
decrease (Figure 2).
Switch Charge Injection
Figure 3 shows one out of the eight switches of the
LTC1043, configured as a basic sample-and-hold circuit.
When the switch opens, a ‘‘hold step’’ is observed and its
magnitude depends on the value of the input voltage.
Figure 4 shows charge injected into the hold capacitor. For
instance, a 2pCb of charge injected into a 0.01µF capacitor
causes a 200µV hold step. As shown in Figure 4, there is
a predictable and repeatable charge injection cancellation
when the input voltage is close to half the supply voltage
of the LTC1043. This is a unique feature of this product,
containing charge-balanced switches fabricated with a
self-aligning gate CMOS process. Any switch of the
LTC1043, when powered with symmetrical dual supplies,
will sample-and-hold small signals around ground without any significant error.
Shielding the Sampling Capacitor for Very High CMRR
Internal or external parasitic capacitors from the C + pin(s)
to ground affect the CMRR of the LTC1043 (Figure 1).
The common mode error due to the internal junction
capacitances of the C + Pin(s) 2 and 11 is cancelled through
internal circuitry. The C + pin, therefore, should be used as
the top plate of the sampling capacitor. The interpin
capacitance between pin 2 and dummy Pin 1 (11 and 10)
appears in parallel with the sampling capacitor so it does
not degrade the CMRR. A shield placed underneath
the sampling capacitor and connected to either Pin 1 or 3
helps to boost the CMRR in excess of 120dB (Figure 5).
Excessive external parasitic capacitance between the C –
pins and ground indirectly degrades CMRR; this becomes
visible especially when the LTC1043 is used with clock
frequencies above 2kHz. Because of this, if a shield is
used, the parasitic capacitance between the shield and
circuit ground should be minimized.
It is recommended that the outer plate of the sampling
capacitor be connected to the C – pin(s).
Input Pins, SCR Sensitivity
An internal 60Ω resistor is connected in series with the
input of the switches (Pins 5, 6, 7, 8, 13, 14, 15, 18) and
it is included in the RON specification. When the input
voltage exceeds the power supply by a diode drop, current
will flow into the input pin(s). The LTC1043 will not latch
until the input current reaches 2mA–3mA. The device will
140
120
CS = CH = 1µF
5V
CS = 1µF, CZH = 0.1µF
2
+
6
CMRR (dB)
100
1/2 LTC1013
1/8 LTC1043
VOUT
–
80
VIN
1000pF
–5V
60
V+
40
SAMPLE
HOLD TO PIN 16
0V
LTC1043 • AI03
20
100
1k
10k
100k
fOSC (Hz)
LTC1043 • AI02
Figure 2. CMRR vs Sampling Frequency
Figure 3
1043fa
6
LTC1043
U
W
U U
APPLICATIO S I FOR ATIO
recover from the latch mode when the input drops 3V to 4V
below the voltage value which caused the latch. For
instance, if an external resistor of 200Ω is connected in
series with an input pin, the input can be taken 1.3V above
the supply without latching the IC. The same applies for the
C + and C – pins.
COSC Pin (16), Figure 6
The Cosc pin can be used with an external capacitor, Cosc,
connected from Pin 16 to Pin 17, to modify the internal
oscillator frequency. If Pin 16 is floating, the internal 24pF
capacitor, plus any external interpin capacitance, set the
oscillator frequency around 190kHz with ±5V supply. The
typical performance characteristics curves provide the
necessary information to set the oscillator frequency for
various power supply ranges. Pin 16 can also be driven
with an external clock to override the internal oscillator.
Although standard 7400 series CMOS gates do not
guarantee CMOS levels with the current source and sink
requirements of Pin 16, they will in reality drive the Cosc
pin. CMOS gates conforming to standard B series output
drive have the appropriate voltage levels and more than
enough output current to simultaneously drive several
LTC1043 COSC pins. The typical trip levels of the Schmitt
trigger (Figure 6) are given below.
SUPPLY
V+ = 5V,
TRIP LEVELS
V – = 0V
VH = 3.4VVL = 1.35V
V+ = 10V, V – = 0V
VH = 6.5VVL = 2.8V
V+ = 15V, V – = 0V
VH = 9.5VVL = 4.1V
12
V+ = 15V
V– = 0V
CHARGE INJECTION (pCb)
10
8
V+ = 10V
V– = 0V
6
1
OUTSIDE FOIL
4
V+ = 5V
V– = 0V
2
CS
2
3
0
0
2
4
6
10
8
VIN (V)
12
14
PRINTED CIRCUIT
BOARD AREA
16
LTC1043
LTC1043 • AI05
LTC1043 • AI04
Figure 5. Printed Circuit Board Layout
Showing Shielding the Sampling Capacitor
Figure 4. Individual Switch Charge Injection
vs Input Voltage
V+
4
38µF
COSC
16
COSC
(EXTERNAL)
TO CLK GENERATOR
24pF
17
fOSC = 190kHz •
V–
(24pF)
(24pF + COSC)
LTC1043 * AI06
Figure 6. Internal Oscillator
1043fa
7
LTC1043
U
TYPICAL APPLICATIO S
Divide by 2
Multiply by 2
Ultra Precision Voltage Inverter
1/2 LTC1043
1/2 LTC1043
VIN
1/2 LTC1043
7
8
VOUT
VOUT = VIN /2
7
7
8
VOUT = –VIN
8
VIN
1µF
11
11
11
1µF
1µF
1µF
1µF
1µF
12
12
12
VIN
13
14
13
17
16
13
14
14
16
16
17
17
0.01µF
0.01µF
0.01µF
VOUT = VIN /2 ± 1ppm
0 ≤ VIN ≤ V+
3 ≤ V+ ≤ 18V
VOUT = 2VIN ± 5ppm
0 ≤ VIN ≤ V+ /2
3 ≤ V+ ≤ 18V
LTC1043 • A01
Precision Multiply by 3
VOUT = –VIN ±2ppm
V – < VIN < V +
V + = +5V, V – = –5V
LTC1043 * A03
LTC1043 • A02
Precision Multiply by 4
Divide by 3
VIN
LTC1043
LTC1043
LTC1043
7
8
7
11
8
VIN
VIN
7
11
11
1µF
1µF
1µF
12
12
12
13
8
13
14
14
13
14
6
5
VOUT
VOUT
2VIN
5
6
2
1µF
5
6
VOUT = 4VIN
1µF
2
2
1µF
1µF
1µF
3
18
1µF
1µF
1µF
3
3
15
18
VOUT
15
18
15
1µF
16
17
0.01µF
VOUT = 3VIN ±10ppm
0 < VIN < V+/3
3V < V+ < 18V
17
16
16
LTC1043 • A04
VOUT = 4VIN ±40ppm
0 ≤ VIN ≤ V+/4
3V < V+ < 18V
17
0.01µF
0.01µF
VOUT = VIN /3 ±3ppm
0 ≤ VIN ≤ V+
LTC1043 • A05
LTC1043 • A06
1043fa
8
LTC1043
U
TYPICAL APPLICATIO S
Quad Single 5V Supply, Low Hold Step, Sample-and-Hold
5V
2
1/4 LT1014
NC
7
3
8
13
4
–
+
1
OUTPUT
1/4 LT1014
NC
11
6
14
OUTPUT
+
CL
0.01µF
2
VIN
VIN
6
9
–
1/4 LT1014
NC
12
5
CL
0.01µF
11
–
13
5
14
7
OUTPUT
1/4 LT1014
+
NC
18
10
15
CL
0.01µF
12
OUTPUT
+
VIN
HOLD
LTC1043 • A15
16
SAMPLE
8
CL
0.01µF
3
VIN
–
17
4
– 5V
FOR 1V ≤ VIN ≤ 4V, THE HOLD STEP IS ≤ 300µV
ACQUISITION TIME ~ 8 • RON CH FOR 10-BIT ACCURACY
LTC1043 • A16
Single Supply Precision Linearized Platinum RTD Signal Conditioner
250k*
(LINEARITY CORRECTION LOOP)
5V
3
10k*
+
8
1/2 LT1013
2
–
5V
2.4k
1
2.74k*
4
LT1009
2.5V
50k
ZERO
ADJUST
8.25k*
0.1µF
4
2k
1/2 LTC1043
7
0V TO 4V = 0°C TO 400°C
±0.05°C
1/2 LTC1043
8
5
5
6
+
1/2 LT1013
6
11
1µF
2
1µF
13
8.06k*
3
14
1mA
Rp
100Ω
AT 0°C
15
16
Rp = ROSEMOUNT 118MFRTD
* 1% FILM RESISTOR
TRIM SEQUENCE:
SET SENSOR TO 0°C VALUE. ADJUST ZERO FOR 0V OUT
SET SENSOR TO 100°C VALUE. ADJUST GAIN FOR 1,000V OUT
SET SENSOR TO 400°C VALUE. ADJUST LINEARITY FOR 4,000V OUT
REPEAT AS REQUIRED
5k
1µF
1µF
887Ω
12
–
7
1k
GAIN
ADJUST
18
1k*
17
0.01µF
LTC1043 • A17
1043fa
12